這個Blog是記錄我從研究所到目前所接觸過的issue, 以及一些解決方案的步驟. 若此blog對您有所幫助, 希望您能不吝惜給個回應; 倘若內容中有錯誤之處, 也請您賜予鞭策及指正! 若欲轉載, 請註明出處, 謝謝!!
話說我家強者蕭兄最近在玩VHDL
最近遇到了一些問題
因此, 他就請教我這位 "VHDL大濕"......
所謂善者不來, 來者不善
蕭兄的問題跟他的為人一樣犀利
總是語不驚人死不休
但他的問題也確實反映出許多VHDL對於Verilog的設計者"不便之處"
所以本人也為了他在Blog上開了個專屬的Q&A
當然小弟我也希望各位看倌有問題也可直接回文
我會用盡我畢生所學對VHDL之了解
跟各位互相交流探討
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